今天小編分享的科技經驗：背面供電技術，越來越熱！，歡迎閱讀。
當今時代，半導體行業的競争可謂白熱化，台積電、三星和英特爾等巨頭都在争相展示 3nm、2nm 先進工藝的技術突破。這場超精細晶體管制造競賽的背後，是對芯片工藝制程新時代的追逐，以及摩爾定律極限的挑戰。
GAA、High-NA、先進封裝等一系列創新技術，在為摩爾定律續命之餘，越來越多的研究者近年來開始關注起一個新的技術方向——晶圓背面供電（Backside power delivery networks ，BSPDN）。
與 EUV 光刻機類似，BSPDN 被視為繼續開發更精細工藝節點技術的基本技術，預計将成為領先芯片晶圓廠的又一個競争高地。
近日，韓國芯片巨頭三星宣稱要積極布局背面供電網絡技術，并宣布将此導入邏輯芯片的開發藍圖。同時，英特爾、台積電等晶圓制造大廠也都在積極布局背面供電技術。
那麼，受到業界大廠廣泛追捧的背面供電技術是什麼？将在摩爾定律中起到什麼作用？
01 詳解背面供電的優勢與價值
過去多年來，芯片制造從最小的元件——晶體管開始，然後需要建立越來越小的線路層，用于連接晶體管與金屬層，這些線路被稱為信号互連線，當中還包括給晶體管供電的電源線。當芯片的裸片制造完成後，還需要把它翻轉并封裝起來對裸片進行保護，并提供了與外部的接口，使其真正成為一個商用化的芯片。
然而，随着摩爾定律的演進，晶體管越來越小，密度越來越高，堆棧層數也越來越多，可能需要穿過 10-20 層堆棧才能為下方的晶體管提供供電和數據信号，導致互連線和電源線共存的線路層變成了一個越來越混亂的網絡。同時，電子在向下傳輸的過程中，會出現 IR 壓降現象，導致電力損失產生。
除了電力損失之外，PDN 占用的空間也是一個問題。如今芯片内部的電源線路，在布線復雜的後段制程上，往往占據了至少 20% 的繞線資源，如何解決信号網絡跟供電網絡之間的資源排擠問題，使元件進一步微縮，變成芯片設計者所面臨的主要挑戰之一。
對此，業界開始探索把供電網絡轉移到芯片背面的可能性。
背面供電技術（BSPDN）将原先和晶體管一同排布的供電網絡直接轉移到晶體管的背面重新排布，也是晶體管三維結構上的一種創新，該技術可以在增加部門面積内晶體管密度的同時，避免晶體管和電源網絡之間的信号幹擾，減輕線路後端的布線擁塞并提供電源性能優勢，增強芯片的可靠性。
背部供電技術是一項應用于先進半導體的創新技術，旨在更好地挖掘晶圓背面空間的潛力。但要把 PDN 從芯片正面轉移到背面，需要兩項關鍵技術，分别是埋入式電源軌 ( BPR ) 與納米矽穿孔 ( nTSV ) ，
晶圓制造過程将先制造正面的晶體管，然後添加互聯層，然後将晶圓反轉，并對背面進行打磨減薄，在通過納米矽穿孔（TSV）技術在晶圓背面進行制造供電網絡，并與埋入式的電源軌連接。
其中，埋入式電源軌是一種微縮化技術，可以進一步降低标準單元的高度，并減緩 IR 壓降問題。這些電源軌是埋在電晶體下方的導線，一部份藏在矽基板内，另一部份則在淺溝槽隔離氧化層内。它們取代了傳統後段制程在标準單元布下的電源線與接地線。
使用埋入式電源軌進行背面供電
在 2019 年的 IEEE 國際電子研究會議上，IMEC 攜手 Arm 預測背面供電技術所能帶來的效能更新。Arm 在其開發與采用先進設計規則的 CPU 上進行模拟，并比較 " 傳統供電 "、" 晶圓正面供電結合埋入式電源軌 "、" 背面供電搭配納米矽穿孔與埋入式電源軌 " 這三種供電網絡方法的優劣。
Arm 研究人員發現 BPR 本身可以構建一個比普通前端供電網絡效率高 40% 的電力網絡。就供電效率的結果來看，第三種明顯勝過其它方法，與傳統的正面供電網絡相比，芯片電壓損耗大幅下降 7 倍。
總結來看，背面供電技術将帶來截然不同的芯片性能提升：
改善物理設計。背面供電可以大幅減少 DRC 違規和時序擁堵，提高芯片利用率達 85% 以上。
金屬線長縮減。背面供電在 M1-M3 層可實現 30-50% 的金屬線長縮減 , 這将轉化為時鍾功耗降低、緩衝器數量減少和主動功耗降低。
IR Droop 效應顯著下降。背面供電可以實現更低的電源網格密度，IR 降從 50mV 下降到 20mV，大幅改善芯片性能。
系統級指标提升。線長減少和 IR 降低将帶來時鍾功耗減少 15-20%、面積縮減 15% 的系統級優勢。據稱，與傳統供電技術（FSPDN）相比，BSPDN 的性能提高了 44%，能效提高了 30%。
成本降低。通過将電源分配到背面，下面的金屬層将形成一個更寬松的間距，這意味着可以減少 EUV 光刻次數，降低成本。
諸多優勢加持下，使背面供電成為了當前熱門的技術議題。
02 代工三巨頭，加碼背面供電技術
台積電、三星、英特爾等芯片大廠都在積極布局背面供電網絡技術，并宣布将導入先進邏輯芯片的開發藍圖。
三星 BSPDN 開發計劃曝光
除了率先向 GAA 晶體管的轉型外，背面供電技術也是三星追逐先進制程的一個殺手锏。
據 ETNews 報道，三星電子代工部門首席技術官 Jung Ki-tae Jung 在最近舉辦的論壇上宣布 " 我們計劃在 2027 年将 BSPDN 應用于 1.4nm 工藝 "。
根據 TheElec 和三星在今年 VLSI 研讨會上的演講報告，與傳統的前端供電網絡相比，新的背面供電網絡（BSPDN）方法成功地将所需的晶圓面積減少了 14.8%，芯片能擁有更多空間，公司可增加更多晶體管，提高整體性能；同時布線長度減少了 9.2%，有助于降低電阻、使更多電流通過，從而降低功耗，改善功率傳輸狀況。
三星電子相關人士表示：" 采用背面供電技術的半導體的量產時間可能會根據客戶的日程安排而改變。" 三星電子目标是在 2025 年量產 2nm 工藝，先于 1.4nm 工藝。據稱，三星目前正在對背面供電技術的應用進行客戶需求調查。
英特爾先聲奪人
三星并非第一家要采用背面供電技術的芯片廠商。
英特爾顯然也看到了背面供電技術帶來的諸多好處，在 BSPDN 技術上的推進最為積極。
英特爾将自家的 BSPDN 稱為 PowerVia。不久前，英特爾發文介紹了 PowerVia 背面供電技術，該技術可幫助實現降低功耗、提升效率和性能，滿足不斷增長的算力需求。此外，背面供電技術也提高了設計的簡易性。
在 2023 年 VLSI 研讨會上，英特爾展示了制造和測試其背面供電解決方案 PowerVia 的過程，并公布已經有良好性能的測試結果。據介紹，電源線原本可能占據芯片上面 20% 的空間，但是 PowerVia 背面供電技術節省了這一空間，也意味着互連層可以變得更寬松一些。
據了解，英特爾團隊還特地制作了 "Blue Sky Creek" 測試芯片來證明這種方法，證明通過背面供電技術，電源線和互連線可以分離開來，并做得線徑更大，以同時改善供電和信号傳輸。
測試結果顯示，芯片大部分區網域的标準單元利用率都超過 90%，平台電壓降低了 30%，并實現了 6% 的頻率增益，同時單元密度也大幅增加，并有望降低成本。PowerVia 測試芯片也展示了良好的散熱特性，符合邏輯微縮預期将實現的更高功率密度。
作為大幅領先競争對手的背面供電解決方案，PowerVia 讓包含英特爾代工服務（IFS）客戶在内的芯片設計公司能更快地實現產品能效和性能的提升。
根據英特爾 PowerVia 背面供電技術的官方介紹，英特爾将在 Intel 20A（2nm）将是英特爾首個采用 PowerVia 背面供電技術及 RibbonFET 全環繞栅極晶體管（RibbonFET 是英特爾對 GAA 晶體管的實現）的節點，預計将于 2024 年上半年實現生產準備就緒，應用于未來量產的客戶端 ARL 平台，目前正在晶圓廠啟動步進（First Stepping）。
英特爾制程工藝路線圖（來源：英特爾）
這是 Pat Gelsinger 和英特爾對其架構的一次大膽嘗試。對于英特爾來說，在台積電之前采用 PowerVia，通過使用 RibbonFET 來做到這一點。這或許是在先進工藝上重新奪回領先的機遇。
屆時，英特爾在芯片設計和制程技術創新方面或将處于行業領先地位。
台積電略顯保守
相對于英特爾來說，台積電對 BSPDN 技術的應用更加保守。台積電選擇的 BSPDN 實現方法是一種低復雜度的埋入式電源軌，這種技術成功率比較高，因為可以在現有的工具上完成。
在台積電 2023 年技術研讨會上，其透露 N2P 制程将通過背面供電技術減少 IR Drop 和改善信号，将性能提高 10%-12%，并将邏輯面積減少 10%-15%。
但關于如何實施背面供電網絡技術，台積電并沒有過多的透露。但台積電曾經介紹過 3D IC 封裝技術 SoIC，這是他們實現背面供電的一個很重要的前提準備。
有市場消息稱，台積電如期 2025 年上線 2nm 制程，2025 年下半年在新竹市寶山鄉量產，計劃 2026 年推出 N2P 制程，這個制程将采用 BSPDN 技術。
背面供電優勢明顯，挑戰仍在
雖然從 FSPDN 到 BSPDN 的轉變聽起來很有希望，且優勢明顯，但 BSPDN 距離真正商用還有一定距離。
真正的背面供電網絡的實現伴随着額外的技術復雜性。一方面，背面供電技術需要一種專用的晶圓減薄工藝以及處理将器件晶圓背面電連接到正面的納米矽通孔 ( nTSV ) 的能力。
另一方面，實現晶圓背面電源供應需要在晶圓背面添加金屬層（背面電極），但背面電極的的加工和設計并不像正面那樣簡單，由于背面電極和正面電路之間存在物理和電學障礙，因此必須進行詳細的物理和電學模拟和設計。
此外，背面供電技術還存在調試、散熱和設計等方面的技術挑戰。
調試和檢查是 BSPDN 最有趣的問題之一。英特爾稱其為 " 黑天鵝 " 事件，因為調試的許多工具都必須從頭開始創建，所有調試工具和 EDA 設計工具都是為前端設計而設計的。相關廠商不僅要弄清楚如何生產該工藝，還要弄清楚如何擴展該工藝。
熱管理是另一個巨大的挑戰，溫度是人們對背面電源一直擔心的問題之一，因為晶體管的埋層将更難冷卻，而且層數越多，問題就越多。
三星在研讨會上還提出了實施背面供電傳輸模型的最大挑戰之一，即與 BSPDN 相關的拉伸強度可能會降低。在實際應用時，BSPDN 可以減少拉應力作用和矽通孔電極（TSV），導致與金屬層分離。
三星表示，這個問題可以通過降低高度或加寬 TSV 來解決，但在正式宣布解決方案之前需要進行詳細的研究和測試。要成功應用 BSPDN 技術，還需要在信号和電力線連接方面取得更多進步。除了上述之外，還需要在化學機械抛光 ( CMP ) 技術方面取得進步，當前的 CMP 實施用于從晶圓背面去除 5-10 微米的 " 峰谷 "，而實施 BSPDN 可能需要一種新的方法來抛光晶圓而不損壞底層功率元件。
03 寫在最後
背面供電技術的出現，成為了在下一代光刻機出現之前延續摩爾定律的一大關鍵，芯片突破 3nm/2nm 的關鍵技術之一。
不難發現，背面供電網絡技術已成為過去幾年在整個芯片制造行業悄然發展的技術概念，預計未來所有領先的芯片晶圓廠都将轉向該技術。
從目前各企業進展和投入力度來看，英特爾正在領銜出擊，三星和台積電則進度稍慢。
如果英特爾因為沒有更早使用 EUV 失去了對台積電的領先優勢，那麼台積電也可能會因為沒采取積極的設計舉措來提高性能而失去領先優勢。随着三星的加入，三家在先進制程上競争的代工廠全部加入了 BSPDN 的研究，這也意味着 BSPDN 可能會成為一個巨大的拐點。
除了晶圓制造公司，上遊的設備公司也在 BSPDN 領網域展開了研究。應用材料公司與 BESI 合作推出的 Die-to-Wafer 工具，Tokyo Electron 提供了一種新 Wafer to Wafer 工具。這些市場是巨大的增量增長驅動力，背面供電布線的設備預計将以現在晶圓制造的設備 3 倍的增長速度增長。
總體而言，BSPDN 技術的應用将推動半導體工藝的進一步發展，為行業帶來更高的效率和性能。英特爾、三星電子、台積電，以及產業鏈企業等都在不斷努力尋求技術突破，以保持在競争激烈的半導體市場中的領先地位。随着時間的推移，我們期待看到更多關于 BSPDN 技術的進展和應用。
