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当与可图案化金属（如 Ru）结合使用时，半镶嵌（semi-damascene）有望实现 RC、面积、成本和功率效率，以提供互连缩放路径。
1997 年，逻辑和内存芯片后段 ( BEOL：back-end-of-line ) 中引入了 CU 双大马士革（CU DUALdamascene）集成方案，标志着半导体历史上的一个轉捩點。芯片制造商从减法铝图案化（subtractive Al patterning）转向湿法工艺，如铜电镀和化学机械抛光 ( CMP ) 。这种彻底的转变是为了应对铝基互连中不断增加的 RC 延迟，这是电阻电容 ( RC ) 乘积增加的结果。Cu 双大马士革具有成本效益，适用于 BEOL 堆栈的多层，有望实现许多后续逻辑和内存技术。
但几年后，最关键的 BEOL 层内的金属间距将降至 20nm 以下。当这种情况发生时，Cu 双大马士革将失去动力。随着金属线尺寸的缩小接近 Cu 的电子平均自由程，RC 延迟将急剧增加。此外，Cu 金属化需要屏障、衬垫和覆盖层，以确保良好的可靠性并防止 Cu 向外扩散到电介质中。但这些额外的层开始消耗总可用线宽的很大一部分，这意味着互连金属本身无法充分利用宝贵的导电面积。这些问题迫使芯片行业研究在紧密金属间距下具有更好性能系数的替代金属化方案。
在 2017 年提交初始专利后，imec 于 2020 年向半导体界提出了一种新的金属化概念，并将其命名为 " 半镶嵌 "（semi-damascene）。与基于 Al 的金属化一样，半镶嵌集成从第一个局部互连金属层的直接图案化（或减法金属化）开始，因此需要可图案化的金属，例如 W、Mo、Ru 等（图 1）。然后以单镶嵌方式对与下一个互连层连接的通孔进行图案化：在电介质中蚀刻的孔用金属填充并过度填充 - 这意味着金属沉积持续进行，直到在电介质上形成一层金属。随后对该金属层进行掩蔽和蚀刻以形成第二互连层，其线条与第一层正交。
半镶嵌的价值主张很有前景。它可以被视为一种双层金属化模块，可能可扩展到多层——从而具有成本效益。减法蚀刻允许比传统 Cu 互连更高的金属线纵横比 ( AR ) ，从而改善电阻。至于电介质，金属线可以与气隙结合，而不是低 k 电介质间隙填充。气隙提供较低的介电常数，从而导致较小的层内电容。除了具有 RC 效率外，半镶嵌还消除了金属 CMP 的使用，简化了工艺流程并改善了线高控制。使用难熔金属也有好处。它们有望在不使用阻挡层的情况下使用，从而提供低通孔和线电阻。它们还更耐电迁移，并且在减小尺寸的情况下总体上比 Cu 提供更低的电阻。
一项有前途的颠覆性技术
自从 imec 引入半镶嵌集成以来，多个组织开始研究类似的新方案，并通过模拟和实验取得了稳步进展。如今，该方案的第一步，即第一金属层的减法蚀刻，已由多个组织在会议上成功演示和报告。实验清楚地表明，在第一个局部互连层中用减法蚀刻的 Ru 代替 Cu 已经可以提供非常想要的好处，即使在适度的线 AR ~2 下也是如此。对于后续几代，AR 可以增加到 3 或 6，然后组合成多个局部金属层。越来越多的研发证据表明，半镶嵌确实是一个有效的选择，提供了互连缩放路径。
与此同时，也存在一些疑问。业界目前正在考虑将第一代半镶嵌工艺推进到开发阶段，即实际生产之前的阶段。与任何新技术一样，行业不会一蹴而就。半镶嵌集成颠覆了制造 BEOL 的传统技术。它需要新的工具和材料，而且可能有些缺陷机制在研究阶段没有被捕捉到。只有当该技术能够跨越几代技术时，这种投资才有意义。虽然第一步只有一层金属层已经得到充分记录，但两层甚至多层集成方案的实施——可以充分利用半镶嵌的能力和优势——却讨论得较少。这就是为什么 imec 鼓励研发界展开讨论，帮助填补剩余的 " 空白 "，并在互连技术会议上分享关于多层集成的见解。
imec 互连路线图
Imec 提议逐步引入后续几代半镶嵌技术。第一代半镶嵌技术预计将用于 imec A10 或 A7 逻辑技术节点，其中最关键互连的金属间距将达到 18nm（图 2）。届时，GAA 纳米片集成有望成为主流，而 CFET 尚未到位。因此，引入半镶嵌技术将是芯片制造商必须应对的唯一重大变化。
Imec 提议在 M0 中引入减法蚀刻的 Ru，这是沿线中点 ( MOL：middle of line ) 的第一个局部金属层。第一代产品将采用金属线 AR 2，略高于当今典型的 Cu 线 AR（~1.6）。结合无阻挡 Ru 在紧密金属间距下的良好性能，这种方法已经比 Cu 具有更好的电阻和可靠性。
在第二代中，imec 的目标是将 M0 互连线的 AR 增加到 3，这将进一步降低电阻，并将 M0 与无阻挡通孔相结合。由于较高的 AR 往往会增加层内电容，因此这一代需要气隙而不是低 k 介电间隙填充。除了提供较低的介电常数外，使用气隙还可以避免 " 间隙填充问题 "：以均匀的方式用电介质填充窄沟槽的挑战。
通过以半镶嵌方式添加通孔和第二层金属层，第三代将实现真正的半镶嵌集成，M0 和 M2 局部金属层（BEOL 中最关键的层）。第四代可能会看到更多的半镶嵌层。AR 将逐渐增加到 4、5 甚至更多 - 具体取决于可行性。当与气隙结合时，预计最高可达 ~AR=6，与其他选项相比具有足够的 RC 优势（图 3）。
从长远来看，我们称之为第五代，imec 设想替代金属将进入半镶嵌路线图。考虑可图案化的二元或三元化合物，它们在紧密的互连间距下具有比单一金属更好的品质因数。
因此，半镶嵌工艺可以成为 BEOL 制造的下一个轉捩點。它具有极佳的价值主张，不仅在电阻、电容和面积消耗方面。实验和模拟还表明，与 Cu 双镶嵌方案相比，它的功耗更低，热性能更好。同时，如上所述的分步实施将允许最大限度地降低引入新技术所带来的风险。
实现先进半镶嵌工艺
虽然第一代和第二代已准备好进入开发阶段，但仍需要进行更多研究来展示和完善下一代半镶嵌技术。主要挑战可以归结为多层半镶嵌集成、AR 的增加以及第五代新金属的探索。
以下是 imec 研究人员报告的最新进展。这些结果不仅旨在填补剩余的空白。他们还旨在引发讨论并鼓励其他研究机构补充 imec 的研究——以造福整个生态系统。
迈向先进互连的多层集成方案如前所述，半镶嵌本质上是一种两金属层集成方案，可能可扩展到多层。但多层方案的工艺优化仍处于起步阶段。实现它们的最佳方法是什么？应该使用哪些光刻和蚀刻工艺、硬掩模和抗蚀剂？以及如何集成连接后续 BEOL 层极窄互连线的通孔？
为了解决最后一个问题，imec 早些时候提出了完全自对准通孔 ( FSAV：fully self-aligned
via ) 作为半镶嵌的关键构建块。FSAV 确保线路和通孔（通孔顶部和底部）的正确对齐，这对于实现低通孔到线路泄漏至关重要。到目前为止，包括 imec 在内的多个研究机构已经提出了几种 FSAV 集成方案。
在 IITC 2024 上，imec 率先对不同的 FSAV 集成选项进行基准测试（图 4），旨在探索如何在 300 毫米晶圆厂中最好地实施 FSAV 。换句话说：我们如何才能通过最佳的通孔到线覆盖来满足目标通孔电阻，同时确保整个 300 毫米晶圆的低变异性和良好的可重复性？
除了传统的单镶嵌方案 ( FSAV ) 来创建通孔（即通过在 SiO2 电介质中蚀刻一个孔然后用金属填充来创建通孔）之外，imec 还探索了两种基于柱的 FSAV 集成方案（即通过直接蚀刻金属层将通孔形成为柱）。这两种变体被称为 " 混合柱 "（HP-FSAV）和 " 带有蚀刻停止层的柱 "（PE-FSAV）。
三种集成方案在工艺步骤数量、所用的图案化和蚀刻工艺、硬掩模集成和光刻胶类型（例如，允许 EUV 光刻色调反转以启用支柱）方面有所不同。但对于这三种情况，都展示了达到目标通孔电阻和通孔到线覆盖裕度的可行性（图 5）。最显著的差异与整个晶圆上实现的电阻均匀性有关。所有集成方案都提供了足够的通孔光刻和蚀刻工艺視窗。因此，它们与我们工具供应商目前提供的直接金属蚀刻设备兼容。imec 的其他研究表明，自对准視窗也可用于实现气隙，当线路 AR 进一步增加时，这将需要继续发挥电容优势。
因此，今天的现状证明，至少有两层半镶嵌技术在技术上是可行的。同时，展示的晶圆数量有限。因此，imec 鼓励其他组织补充这一难题，让行业生态系统 " 决定 " 最佳选择。
逐步增加半镶嵌线的纵横比：理解和缓解障碍。通过进一步增加其 AR，可以持续降低 Ru 半镶嵌线的电阻。2022 年，imec 首次展示了证据，证明使用 AR 6 的半镶嵌（图 6）确实可以显着提高 RC 指标，优于较低 AR 方案。不久之后，初步实验表明，高 AR 线也与多层方案兼容。
虽然人们对具有适度 AR（2 和 3）的互连线的形成了解得比较清楚，但要提高 AR 并保持良好的线路电阻和可靠性，需要掌握一些技术。事实证明，这几乎挑战了每个工艺步骤——包括图案化和蚀刻、清洁和缺陷控制。例如，直接金属蚀刻会 " 攻击 " Ru 线的侧壁，导致线路断裂缺陷。而且这种情况会随着 AR 的增加而恶化。要获得尽可能低的线路电阻，就需要对高 AR 线路的形成和可靠性有更基本的了解。
作为第一个重要见解，imec 的研究人员发现，用于形成高 AR 金属线的堆栈成分对半镶嵌线的电阻有很大影响。线路断裂缺陷被证明是影响堆栈相关设备性能的主要因素。Imec 通过多次实验找到了最佳堆栈，首先沉积 1nm TiN 以提高粘附性，然后进行物理气相沉积 ( PVD ) Ru。与研究中使用的其他成分相比，该堆栈在整个金属线高度上提供最低的电阻。其次，该研究首次表明，线缺陷受 Ru 金属晶粒的晶粒结构和晶体取向的影响。这些形态参数在很大程度上取决于用于沉积 Ru 的方法，有利于使用 PVD。
除了深入了解影响 Ru 线电阻的参数外，imec 最近还提出了一种独特的方法，从电阻和均匀性的角度进一步改善高 AR 线：在两个 Ru 层之间夹一层亚纳米 TiN 或 W 层。与没有此额外层的堆栈相比，这种堆栈在直接金属蚀刻过程中不易受到横向攻击和形成断线。这种 " 缺陷缓解层 " 的主要好处是，它能够实现高 AR 和长长度的低缺陷线，这对 AR>6 的 Ru 半镶嵌来说是一个有希望的方向。结果在 2024 年 VLSI 研讨会上进行了展示。
实验工作表明，在 24nm 间距以下的线路上具有良好的可靠性行为（图 7）。但同时，还需要开展更多工作来优化和扩展结果以达到 18nm 间距，展示与集成气隙的兼容性，并展示足够的时间相关电介质击穿 ( TDDB：time-dependent dielectric breakdown ) 和机械可靠性裕度。
先进互连：寻找替代导体。到目前为止，半镶嵌集成方面的工作主要集中在使用 Ru 作为首选导体。几年前，imec 开始研究是否有其他具有更好前景的金属。搜索范围从元素金属扩展到二元和三元有序化合物 。在一项有希望的初步研究之后，全球多个研发小组开始接受这个想法，并加入了寻找候选合金的行列。该社区最近聚集在 VLSI 2024 专题研讨会上，主题为 " 用于先进互连的新型金属 "。该研讨会由 imec 组织，旨在从工业和学术角度讨论最新技术和未来的研究方向。
由于潜在合金的清单非常庞大，imec 开始研究时建立了一种独特的方法来筛选和排列可能的候选材料。确定了两个与 Cu 对比的优值：化合物的内聚能以及体电阻率与载流子平均自由程的乘积。从头算模拟揭示了一个候选材料的子列表，例如金属间铝化物，这是进一步实验工作的起点。
如今，世界各地的研究小组都在研究这些候选合金在缩小尺寸时电阻率的表现。例如，当金属间铝化物沉积在薄膜中时，薄膜形成过程中涉及的缺陷机制似乎会影响电阻率行为（图 8）。了解这种相关性将是控制电阻的关键。Imec 还认为，整体和局部成分控制是最小化电阻的重要手段。
一旦找到优化有前景的二元和三元合金电阻的方法，下一步就是将其应用于相关的金属化方案，并解决与半镶嵌工艺相关的挑战。Imec 鼓励大学和研究小组合作探索图案化和蚀刻策略，并制定工艺方向。尽管还有很多工作要做，但替代金属的研究是一个有前途的途径，而且正在取得稳步进展。仍需要密切合作，最终将它们引入第五代半镶嵌集成。
结论
半镶嵌金属化可能成为 BEOL 制造的下一个轉捩點，目前业界正在讨论在第一个局部互连层中引入减法蚀刻。尽管第一代半镶嵌技术目前尚未投入生产，但根据实验证据，imec 已经开始展望新一代半镶嵌技术。重点是多层金属和通孔、逐步增加纵横比以及引入新金属。要使这些下一代技术成为现实，需要学术界和工业界的共同努力和更多数据以及强有力的投入。
