今天小編分享的科技經驗：沒有EUV光刻機，怎麼做5nm芯片？，歡迎閲讀。
你可能不知道，問世超過 20 年的 DUV 光刻機，還在發光發熱。
使用浸潤式 DUV 光刻機 + 多重曝光技術生產 5nm 芯片完全可行，不計代價的情況下甚至能做到 3nm。
盡管理論上可行，且在 7nm 節點上已被部分晶圓廠驗證過，但這需要諸多條件同時滿足，比如多重曝光中關鍵的 " 套刻精度 " ——多次曝光之間圖形對準的精度。
此外，也涉及到許許多多的制程手段，比如相移光罩、模型光學臨近效應修正、過蝕刻、反演光刻等，甚至基于最新的定向自組裝光刻技術，在不依賴更高分辨率光刻的情況下，也有生產 5nm 芯片的可能性。
當然，這麼做需要付出高昂的成本，一般晶圓廠不會采用這種極端的手段來量產先進工藝芯片，畢竟主流的方案都是經過市場優勝劣汰，篩選出來的最符合商業邏輯的制造方式。
我們先從一個基礎知識講起，但如果你對工藝節點有系統的認知，可跳過第一部分。
5nm 是文字遊戲？
想要搞清楚浸潤式光刻機 + 多重曝光到底能否做到 5nm 之前，需要先厘清什麼是 5nm。正好這兩天，也有人把這個話題又拿出來吵，説 ASML 揭了晶圓廠的老底。
在展開説線寬的話題之前，我們需要知道，晶體管的作用，線寬在這裏面扮演的價值。
晶體管通過栅極（Gate）來控制電路的導通和截止，導通代表 1，截止代表 0，以此來實現二進制計算。栅極長度（Gate length）越小，電流通過晶體管的源極（Source）、漏極（Drain）的速度就越快，即芯片的性能越強。
圖 1：MOSFET 場效晶體管平面結構示意圖
過去，晶體管的栅極長度被定義為線寬，和工藝節點名保持一致，光刻、沉積、刻蝕、擴散都是縮小線寬的核心制程。
随着 FinFET、Nanasheet 這些立體的晶體管結構的問世，半導體行業開始突出等效性能的概念——雖然叫 14nm，但它的栅極長度遠不止 14nm。例如，英特爾的 14nm 工藝，栅極長度是 24nm，台積電的 7nm 工藝，栅極長度是 22nm。
另一方面，線寬并不能作為衡量晶體管密度的特征參數，這是因為即便線寬很小，但如果栅極之間的間距很大，部門面積内容納的晶體管數量依然無法提升。這個時候，如果要表示元件的微縮程度，就需要引出另一個關鍵指标——周距（Pitch，也有節距的叫法），如下圖。比如，過去 1 個部門面積下有 9 個晶體管，通過縮小周距，可容納 10 個晶體管。
圖 2：線寬 / 栅極長度、周距與半周距的關系
90 年代，0.35μm 以前，工藝節點、半周距（Half pitch，即周距的一半）與栅極長度均一致，但在這之後，半周距、栅極長度與節點的對應關系出現分歧。從下面的圖表我們可以清楚看出節點，半周距與栅極長度的關系與演變。
回到最開始的話題，當我們在説 5nm 的時候，其實只是在説它的制程節點，而并不是實際的線寬。
許多朋友喜歡説，現在各家半導體大廠宣稱的多少 nm 工藝都是營銷話術，嚴格意義上，20 年前所有工藝節點都是如此。10 年前，行業進入 14nm 的 FinFET 立體結構時代，則徹底地打破節點、周距、栅極長度與線寬的關聯。
沒有統一的标準自然會被企業拿來玩文字遊戲、模糊概念，三星在其 14nm 節點上首開先河，台積電為了不落人後馬上跟進，但保守的定義為 16nm，只有自诩為 " 摩爾定律 " 堅定追随者的英特爾，當時還在死磕傳統線寬的命名方式，直到 2021 年才全面修改節點命名，跟随競争對手的節奏。
但這有問題嗎？其實一點問題都沒有。
晶體管早就從平面變為立體結構，如果我們把線寬的概念轉化為部門晶體管密度（MTr/mm2，即每平方毫米百萬晶體管數），會發現摩爾定律并沒有消亡，只是以一種不同的形态繼續生效——晶體管部門密度仍一直在增加——原本摩爾定律規定的就是 " 晶體管數量每 18 個月提升一倍 "。
晶體管密度江湖裏的搏殺
針對晶體管的各種特征尺寸多而復雜，每個廠商都有不同的定義設計，不同廠商相同制程工藝的產品也不完全具有可比性。
目前直觀比較各家制程差異的唯一辦法，就是回歸摩爾定律的本質，對比晶體管密度，即部門面積内的晶體管數量。
根據上表的數據，在 14nm 節點英特爾、台積電、三星部門晶體管數量都是每平方毫米 0.3 億顆左右。
10nm 開始，英特爾将 14nm+++ 改為 Intel 10，名字是跟上了，但晶體管數量卻成了倒數第一，而三星則是在 10nm 的優化版，即三星的 8nm 節點，才提升至與台積電大致水平。
2018 年台積電利用浸潤式光刻機 1980Ci，配合四重曝光技術率先量產 7nm，三星在隔年以更先進的 EUV 光刻機應戰，但失去了先機。加上對 EUV 光刻機的熟悉不足，結果良率低下，最後以自家三星手機放棄獵户座芯片，轉而搭載高通芯片以及開出比台積電低 30% 的代工費用，勉強留下大客户高通。英特爾這時候還在擠 14nm+++ 的牙膏，7nm 一役台積電大殺四方。
台積電 7nm 從 DUVi 的 N7、N7P，到 EUV 的 N7+ 及 N6 共四個版本，晶體管密度從 0.91 提升到 1.16 億，三星為 0.95 億，英特爾 2020 年才量產 1 億晶體管密度，而在這個節點上，台積電已先一步幫華為生產出全球首款 5nm 手機芯片麒麟 9000，晶體管密度達 1.5 億 +。
2020 年，三星宣布量產 5nm，但晶體管密度只從 7nm 的 0.95 億小幅提升至 1.27 億，改良版 4nm 也只有 1.37 億晶體管，遠遠不如台積電初代 5nm 的 1.5 億，與台積電 1.8 億的 5nm 改良版 N4P 差距更大，只能算作 7nm 的更新版。3nm 節點上，三星也存在類似的問題。
2021 年英特爾宣布全面改名節點，英特爾 10nm 改成 Intel 7，原本的 7nm 改成 Intel 4，并把後續節點細化成了 Intel 3、Intel 20A、 Intel 18A。英特爾 CEO 帕特 · 基辛格雖然提出了 4 年 5 個節點的路線圖，但實際上 Intel 7 本身就是已量產的 10nm，Intel 4 與 Intel 3 是同一節點的細分優化版本，所以這 5 年真正要攻克的是 3 個節點。
根據我們的了解，Intel 18A 進度大概率要延後，至少得 2026 年或者更久，而 2025 年底台積電第一代的 2nm 可以量產。但目前蘋果 3nm 和 2nm 的案子都在跑，明年的 A19 是否采用台積電的 2nm，将會在 2025 年第一季度視 2nm 產線的良率做最後定案。這也與去年蘋果 A17 搶發第一代 3nm，但更新效果不明顯有關，畢竟 N4P 與 N3B，晶體管密度分别為 1.8 億、1.9 億，提升并不明顯。
所以，今年蘋果很可能會改變打法，讓台積電繼續深挖 3nm 潛能，比如今年蘋果 A18 将采用 N3P，雖説跟去年的 A17 一樣都是 3nm，但其晶體管密度從 1.9 億到 2.8 億。對比其他競品的 3nm，目前晶體管密度都還在 1.8 億以下，且都是良率很低的小批量生產。
有一個現象是值得注意的：摩爾定律的節點推進時間從原本 18 個月到 24 個月，進入 7nm 以後則是延緩到 30 個月，2018 年量產 7nm，2020 年量產 5nm，2023 量產 3nm，2025 量產 2nm，大概為 2~3 年推進一代。以目前可知技術來看，1.4nm 還能保持目前速度，1nm 往後節點大概率拉長到 40 個月以上，但這只是線寬微縮的放緩，并不影響晶體管數量的提升。
在可以确定的 20 年内，芯片晶體管的總數将持續快速增長，甚至在單芯片功耗上超越原本的摩爾定律，比如 3 月份台積電的劉德音與黃漢森在 IEEE 發表的文章，預測未來 10 年内，人類就可以制造出一萬億顆晶體管的 GPU 單芯片，而且未來不再是通過單一的制程手段改善來提升晶體管數量，立體結構的優化、2D 新材料以及先進封裝每一個技術，都能有效并持續提升晶體管數量。
量產與良率成為模糊地帶
過去搶先量產，是英特爾、三星、台積電三強競争的關鍵，誰先量產誰就能掌握先機。
但現在，各家對節點定義的差距巨大，比如都説自己是 5nm，但晶體管密度天差地别，從這個角度來看，對台積電還有一點點威脅的是英特爾，三星已經不在競争的行列。
三星還有個玩法就是在良率上動手腳，一個新節點多少良率才算是達到量產水平，這是最説不清的。按台積電的做法，有外部客户願意基于當前良率下單，并順利產出才稱為量產，也就是所謂的商業量產。
三星每個節點的首發客户基本都是内部的三星電子，一般在低良率階段開啓風險試產并同時對外宣稱量產。
将研發中個位數良率拿來宣布量產，這麼做只是為了宣傳，不會有任何實質意義，因為良率不足的壞片，慣例是由客户承擔，同等密度情況下，客户肯定是優先下單給良率最高的晶圓廠。在密度跟良率都落後的情況下，只有降低代工費用才能搶到零星客户，還得承擔良率不足的壞片成本，但晶圓廠這麼幹，沒有任何賺錢的可能性。
有一點需要注意，相關廠家有時候會透露自己良率已經到 60% 甚至 80%，但這其中也有模糊地帶。一般情況下 80% 的良率，只是對應礦機 ASIC 這種簡單芯片，手機 AP（Application Process，手機中的應用處理器 CPU）的良率則有可能不到 50%，而如果是 GPU 這類面積大的芯片可能只有 20% 出頭。
同樣的 7nm 工藝，生產不同產品良率截然不同，但廠家可能只告訴你最好的那個，這也是行業的貓膩之一。
晶圓廠的量產時間與良率是一個可以大做文章的模糊地帶，這種對比絕非簡單制程節點的同比，而要看部門面積的晶體管密度，以及真正可以拿到商業客户訂單的量產時間與良率，才叫商業量產。
2020 年，三星宣布量產 5nm 芯片，看似赢了對手，但一比較兩者晶體管密度與良率，就會得出完全相反的結論。
沒有 EUV，怎麼做 5nm？
前面的幾個部分，給大家講了過去的 5nm、現在的 5nm 對應的概念。簡單總結：20 年前如果説 5nm，對應的就是線寬，晶體管的栅極長度，但是今天再説 5nm，實際上就是一個工藝節點的符号，比起這個符号，部門面積下的晶體管密度才能判斷出是否真的是 5nm。
接下來，我們将通過一系列的講解，來告訴大家，在沒有 EUV 光刻機的情況下，通過哪些手段，來實現所謂的 "5nm""3nm"，這部分内容在林本堅博士的《光學微影縮 IC 百萬倍》講座中也做了非常詳細的介紹，我們做了一些簡要摘錄，先從一個核心的光學分辨率公式開始（提示：這不需要太多數學基礎，往下看即能看懂）：
半周距 Half Pitch = k1λ／sinθ。
Half Pitch：參照文章圖 2，線寬 / 栅極長度 + 線與線的間距即 Pitch，再乘以 1/2 即 Half Pitch。
k1：與工藝有關的系數，縮小 Half Pitch 的關鍵，是所有晶圓廠光刻工藝工程師致力縮小的目标，也是我們要讨論的核心。
λ：光刻中使用光源的波長，從 g-line 的 436nm，降到 EUV 的 13.5nm，是光刻機制造商努力的目标。
sinθ：與鏡頭聚光至成像面的角度有關，基本由鏡頭決定，也是光刻機制造商努力的目标。
不過由于光在不同介質中，波長會改變，在考慮如何增加分辨率時，需要将透鏡與晶圓之間的介質（折射率 n）一并納入考量，公式則變成了 Half Pitch = k1λ／nsinθ（注：nsinθ 即光刻機的數值孔徑 NA）。
圖 3：光線通過透鏡系統聚焦成像示意圖，n 為介質折射率，θ 為鏡頭的聚光角度
以 193nm 光源的浸潤式光刻機為例，其 k1 為 0.28，水的折射率 n 為 1.44，sinθ 為 0.93，其 Half Pitch=（0.28×193）/（1.44×0.93）=54.04/1.3392≈40nm，即分辨率為 40nm。
所以，如果要提高光刻機的分辨率，可以調整公式中的變量，擴大分母或者縮小分子，對應有四種可能性：即增加聚光角度，提升 sinθ、提高介質的折射率 n、降低 k1 系數、采用波長更 λ 更短的光源。其中，降低 k1 系數是目前晶圓廠層面最大的突破口之一，可重點關注。
1）提升 sinθ：研發巨大復雜的鏡頭
sinθ 與鏡頭聚光角度有關，數值由鏡頭決定，sinθ 越大，分辨率越高。光刻機所使用的鏡頭由非常多大大小小、不同厚薄及曲率的透鏡，經過精确計算後，仔細堆疊組成的，需要靠起重機來吊裝，目前光刻機的鏡頭系統接近 6000 萬美元，EUV 鏡頭系統甚至超過一億美元。
圖 4：0.9NA 光刻機鏡頭系統，NA（數值孔徑）= n × sin θ
做得這樣復雜，也是為了盡可能将 sinθ 逼近理論極值 1。
目前 ArF 光刻機的鏡頭可将 sinθ 值做到 0.93，EUV 光刻機目前只能達到 0.33，Hyper-NA EUV 的目标值是 0.75，也是 ASML 的終極項目。如果未來沒有新技術發明出來，這很可能是芯片物理光刻技術的終結。
2）縮短波長：材料與鏡頭的精準搭配
縮短波長主要依靠光源的改變，比如 g-Line，i-Line 的 UV（紫外光），KrF，ArF 的 DUV（深紫外光）再到目前 13.5nm 波長的 EUV（極紫外光），如果波長再短就是 X-ray。
改變光源可以獲得想要的波長，但鏡頭的材料也必須相應改變，材料可選項也會越少。
另一種解決方案是在鏡頭組中加入反射鏡（下圖黃色部分），這樣的鏡頭組合稱為反射折射式光學系統。不管什麼波長的光，遇到鏡面的入射角和反射角都相等，以反射鏡取代透鏡，就可以增加對光波帶寬的容忍度。
圖 5：193nm 的 ArF 光刻機所使用的鏡頭系統，從圖中可看到在透鏡組合之間加入了反射鏡
到了 EUV 的 13.5nm 波長時，整組鏡頭都采用反射鏡，稱為全反射式光學系統，這種系統必須設計得讓光束相互避開，使鏡片不擋光線。此外，相較于透鏡穿透的角度，鏡面反射的角度對誤差的容忍度更低，必須非常精準。
光源改變不僅會影響鏡頭材料，也牽涉到光刻膠的材料，涵蓋化學性質、透光度、感光度等特性，這也是個浩大的工程，需要無數的材料及配方去應對不同制程的 layer。其中，感光速度是節省制造成本的關鍵，每次曝光多幾秒，那對芯片制造來説都是不可承受的成本。
3）提高折射率 n 值：浸潤式光刻技術
在增加分辨率的路上，還可以調整鏡頭與晶圓之間的介質。由前台積電研發副總林本堅提出的浸潤式技術中，将介質從折射率接近 1 的空氣，改成折射率 1.44 的水，形同 193nm 波長等效縮小 1.44 倍至 134nm。
圖 6：幹式光刻系統與浸潤式光刻系統的差異
浸潤式技術讓半導體制程可以繼續使用同樣的波長和光罩，只要把水放到鏡頭底部和晶圓之間就好。理論很簡單但難點在于，例如浸液系統中的 DI Water（去離子水）中的空氣會產生氣泡，必須完全清除，且要讓水快速流動使之分布均勻，保證成像效果。
我們了解過，ASML 浸潤式光刻機的 Alpha 機，僅浸液系統，在台積電南科專門跟林本堅團隊一起修改了 7-8 回，耗時兩年多。Alpha 機完成後的 Beta 版還得組織龐大的人力在晶圓廠消耗無數晶圓，把原本上千個缺陷，降到幾百個、幾十個，最後降到零，這是一個艱苦的過程。
4）降低 k1：分辨率增益技術（RET）
提高分辨率的最後一條路，就是降低 k1 值，這是晶圓廠裏光刻工藝工程師工作的重中之重，也是離我們最近的一條路線。将 k1 降下來，是 DUV 光刻機制作 5nm 芯片的關鍵。
首先要解決的問題是 " 防振動 "，就像拍照防抖一樣，在曝光時設法減少晶圓和光罩的相對振動，使曝光圖形更加精準，恢復因振動損失的分辨率；其次是 " 減少無用反射 "，設法消除曝光時晶圓表面所產生的不必要的反射。改良上述兩項參數，實測的數據顯示，基本可以将 k1 控制在 0.65 的水平。
進一步提高分辨率還需要使用到雙光束成像，分别有偏軸式曝光及相移光罩兩種。偏軸式曝光是調整光源入射角度，讓光線斜射進入光罩。透過角度調整，這兩道光相互幹涉來成像，使分辨率增加并增加景深。相移光罩則是在光罩上進行處理，讓穿過相鄰透光區的光，有 180 度相位差。這兩種做法都可以讓 k1 減少一半，但都屬于雙光束成像的概念，不能疊加使用。到這裏，基本可以使 k1 控制在 0.28。
再進一步降低 k1，殺手锏是用兩個以上的光罩，也就是大家耳熟能詳的多重曝光。最通俗的解釋就是将密集的圖案分工給兩個以上圖案較寬松的光罩，輪流曝光在晶圓上（如下圖 7）。
圖 7：28nm 光刻機使用的光罩示意圖，光透過白色孔照射在晶圓的光刻膠上呈現黃色圓點，借助 2 個光罩分兩次曝光，以實現分辨率的提升
不過，因為曝光次數加倍，在 WPH（晶圓片數 / 小時）不變的情況下，晶圓產出效率降低了一半，多次曝光也将導致良率的降低，更低的產出加上更低的良率，這對 " 成本即一切 " 的半導體行業來説是不可承受之重，而曝光次數增加導致的低產出無可避免，工程師們唯一可以挽救的唯有良率。
在浸潤式光刻機上，疊加使用光學鄰近效應修正、光源與光罩聯合優化等技術，可以讓 k1 值下探到 0.2，分辨率可達 28nm。采用雙重曝光，k1 可以從初始的 0.28 降至 0.14，分辨率則達到 20nm。采用四重曝光則可以将 k1 降到 0.07，分辨率達到 10nm 左右，甚至比 EUV 光刻機的 11.5nm 的分辨率更高，這就是浸潤式光刻機多重曝光做 7nm、 5nm 甚至 3nm 的理論依據。
雖然理論簡單，但實踐起來就沒那麼容易，這其中自對準多曝光技術最為重要，借助這項技術可以讓 k1 值成倍縮小，而這項技術最關鍵的就是光刻機的套刻精度（Overlay），它決定了芯片上下層的對準精度，進而決定了多重曝光的良率。
提高套刻精度的辦法之一，就是拿到更高精度的設備，比如 2100i DUV 光刻機。另外，每家晶圓廠掌握的技術也不盡相同，目前能把多台套刻精度（MMO）做到無限接近單台套刻精度（DCO），全世界僅台積電一家。這是基于光刻機性能以外的 know how，有兩個數據可供參考：台積電用 MMO:2.5nm 的 1980ci 光刻機 + 四重曝光良率超過 80%，而我們大陸工廠用 MMO:1.5nm 的 2050i+ 四重曝光下，經過 2 年的不斷努力，良率接近 50%。
去年，比利時微電子研究中心（IMEC）去年發布了浸潤式光刻機借助八重曝光做 5nm 的技術方案。
其他技術路線上，IMEC 和 Mentor 還共同創建不需添加任何冗餘金屬，沒有額外的電容 SALELE（自對準 - 光刻 - 刻蝕）技術，以及跳脱了傳統使用光罩的光刻，以材料研發為方向，先合成聚合物再加熱處理產生特殊的化學互動作用，就會自動對齊成為比原來小四分之一結構的 " 定向自組裝技術 "（Directed Self-Assembly，DSA）。
另外，由于 EUV 太容易被吸收，無法像 DUV 一樣用水折射增加折射率 n 值，ASML 通過 High-NA，Hyper-NA 提高 sinθ 這種路徑最終會走到盡頭，所以晶圓廠制程端，可以大幅度降低 k1 的多重曝光就成了不論 DUV，還是 EUV 都繞不開的技術。這也意味着沉積與刻蝕設備更加重要，AMAT、LAM、TEL 三巨頭無不卯足了勁發展相關技術，包括更復雜的脈衝，更精細地控制，更大功率的工具，尤其是原子層沉積與刻蝕技術，都将改變原來的工藝路線。
再回到文章第二部分的晶體管密度表，未來不論節點名稱叫 "3nm" 還是 "N+4"，這些都不是重點，重點是芯片晶體管密度是否能夠大幅度提升。
