台积电：2030年量产1nm、可封装1万亿个晶体管

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IEDM 2022 国际电子元件会议上，台积电公布了一份野心勃勃的半导体制造工艺、封装技术路线图，已经规划到了 2030 年。

眼下，台积电正在推进 3nm 级别的 N3 系列工艺，下一步就是在 2025-2027 年间铺开 2nm 级别的 N2 系列，包括 N2、N2P 等，将在单颗芯片内集成超过 1000 亿个晶体管，单个封装内则能做到超过 5000 亿个。

为此，台积电将使用 EUV 极紫外光刻、新通道材料、金属氧化物 ESL、自对齐线弹性空间、低损伤低硬化低 K 铜材料填充等等一系列新材料、新技术，并结合 CoWoS、InFO、SoIC 等一系列封装技术。

再往后就是 1.4nm 级别的 A14、1nm 级别的 A10 ——命名和 Intel A20、A18 如出一辙，但看起来更 " 先进 "。

1nm A10 工艺节点上，台积电计划在单颗芯片内集成超过 2000 亿个晶体管，单个封装内则超过 1 万亿个，相比 N2 工艺翻一倍。

有趣的是，Intel 也计划在 2030 年做到单个封装 1 万亿个晶体管，可谓针锋相对。

目前最复杂的单芯片是 NVIDIA GH100，晶体管达 800 亿个。

多芯片封装方面处于领先地位的是各种 GPU 计算芯片，Intel Ponte Vecchio GPU Max 超过 1000 亿个晶体管，AMD Instinct MI300A、MI300X 分别有 1460 亿个、1530 亿个晶体管。